EPYC Venice da AMD é o primeiro chip de servidor em 2nm — 256 núcleos e 1,6 TB/s de largura de banda

A indústria dos semicondutores atravessou um limiar a 22 de julho. A AMD anunciou no seu evento Advancing AI 2026 que o EPYC Venice — a sexta geração da sua linha de CPUs para servidores, construída sobre a arquitetura Zen 6 — está a entrar em produção em volume no processo de 2nm da TSMC. Nunca um chip de computação de alto desempenho foi fabricado em 2nm. O Venice é o primeiro.

A configuração principal apresenta 256 núcleos e 512 threads distribuídos por oito Core Complex Dies, cada um albergando 32 núcleos Zen 6 — um aumento de 33% na densidade de núcleos face ao design anterior de CCD. A plataforma introduz um novo socket SP7 com 16 canais de memória, elevando a largura de banda agregada para 1,6 TB/s, quase três vezes os 614 GB/s da geração anterior, Turin. O PCIe Gen 6 a 64 Gbps e uma Infinity Fabric de quinta geração completam o conjunto de interconexões.

O nó de 2nm da TSMC marca a transição dos transístores FinFET para GAA (gate-all-around) nanosheet — uma mudança estrutural que a TSMC avalia num aumento de desempenho de 10 a 15% para a mesma potência, ou numa redução de 25 a 30% no consumo para desempenho equivalente, com uma densidade de transístores 15% superior. A própria AMD alega uma melhoria de 70% no throughput de CPU face aos núcleos Zen 5 do Turin. Em cargas de inferência de IA, a AMD reivindica um throughput 2,2 vezes superior ao da plataforma concorrente Vera, da NVIDIA, no patamar dos 256 núcleos.

O Venice chega em quatro linhas de produtos. O flagship EPYC 9006 SP7 é a variante Agentic AI de 256 núcleos, com boost de 5 GHz e 128 pistas PCIe Gen6. O EPYC 9006X SP7 atinge um máximo de 96 núcleos, mas funciona a 5,15 GHz com o triplo da cache L3 por núcleo — direcionado para cargas de HPC e simulação onde a latência é mais crítica do que o paralelismo bruto. Uma linha SP8 cobre implementações de edge e com restrições de energia, com 8 a 128 núcleos. Um quarto SKU, o EPYC 9006 LP Verano, inclui memória LPDDR5X e largura de banda CPU-para-GPU de 112 Gbps para chassis de IA à escala de rack.

A cache L3 total no SKU flagship atinge 1.152 MB de 3D V-Cache — um número que se torna relevante para camadas de modelos de IA que podem ser mantidas no chip em vez de recorrerem à DRAM. A AMD não divulgou preços para qualquer variante do Venice. Espera-se que os fornecedores de cloud e OEMs anunciem janelas de disponibilidade de forma independente, estando já vários grandes hiperscalers confirmados como clientes iniciais.

O contexto competitivo é importante. A próxima geração Granite Rapids-D da Intel continua no Intel 18A, que ainda está a meses de um rendimento de volume à escala necessária para um produto deste tipo. A mudança da NVIDIA para o seu próprio silício de CPU com Vera e Grace significa que o fabricante de GPUs é agora também um concorrente direto no socket de CPU. O Venice chega antes de qualquer uma destas alternativas atingir uma escala de produção comparável, o que historicamente se traduz em taxas de vitória nos ciclos de aquisição de cloud que se estendem por 12 a 18 meses.

Para os operadores de cargas de trabalho de IA, o valor da largura de banda de memória é o mais imediatamente relevante. O treino e a inferência à escala são operações limitadas principalmente pela largura de banda, e duplicar a largura de banda efetiva por nó de rack altera a matemática do custo por token de forma mensurável. Os operadores de cloud que têm mantido grandes reservas de GPU em parte para compensar os bottlenecks de CPU têm agora um caminho alternativo. Essa aritmética resolver-se-á ao longo das próximas duas épocas de aquisição.

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